引言:一颗芯片要经历几次"考试"?

半导体制造的每一个环节都需要严格的测试来保证良率和可靠性。一颗芯片从晶圆到最终出货,至少要经历两道关键"考试"——CP测试(Chip Probe)FT测试(Final Test)。很多刚接触这个行业的工程师会问:这两种测试有什么不同?为什么不能只做一种?本文将为你详细拆解。

什么是 CP 测试?

CP(Chip Probe,也叫 Wafer Sort)是在晶圆切割和封装之前,用探针卡(Probe Card)直接接触晶圆上每一颗裸片(Die)的 Pad,对其电性能进行初步筛选。

晶圆探针测试

CP 测试的核心特征

关键价值:封装成本可能占到芯片总成本的 30%~50%。通过在 CP 阶段剔除不良品,可以避免为 "注定失败的芯片" 支付封装费用,这是半导体行业最重要的成本控制策略之一。

什么是 FT 测试?

FT(Final Test)是在芯片完成封装之后,将芯片放入测试座(Socket),通过 ATE 机台对其进行全面的功能、性能和可靠性验证。

FT 测试的核心特征

CP 测试 vs FT 测试:关键差异对比

对比维度CP 测试FT 测试
测试阶段晶圆制造后、封装前封装后、出货前
被测对象裸片(Die)封装成品芯片
接触方式探针卡 + Probe PadSocket + IC Pin
温度环境以常温为主,选择性高低温标准三温测试(-40°C ~ 125°C)
测试速度较快(并行多 site 测试)相对较慢(单 site 或多 site)
测试覆盖率基础电参数 + DC 测试为主完整功能 + AC 参数 + 时序 + 三温
主要价值控制封装成本,早期筛选确保出货质量,满足客户规格
典型良率目标90%~98%(视成熟度)98%~99.9%

为什么两者缺一不可?

1. 成本逻辑

如果跳过 CP 直接封装所有芯片,那么封装成本会大幅增加。假设一片晶圆有 10,000 颗 Die,CP 良率 92%,就有 800 颗坏片——跳过 CP 意味着你要为这 800 颗废品支付封装费用。

2. 质量逻辑

封装过程本身也会引入风险:金线键合(Wire Bonding)可能短路或虚焊、塑封应力可能导致参数漂移、封装气密性可能影响长期可靠性。FT 测试专门验证封装是否成功,以及芯片在真实工作条件下的表现。

3. 测试覆盖逻辑

CP 测试受限于探针接触方式,高频/高速信号的测试能力有限。FT 测试使用标准封装引脚,可以进行完整的高速信号测试(如 SerDes、DDR 接口等),信号保真度远优于探针接触。

实际应用中的策略

不同的产品类型在 CP/FT 策略上有显著差异:

消费类芯片(如蓝牙、MCU):由于封装形式简单(QFN 等)、单体成本低,有些方案会采用 "CP精简 + FT全面" 的策略,CP 只测最基本的 DC 参数和功能。

高端芯片(如 FPGA、5G RF-SOC):封装成本极高(FC-BGA 等先进封装),CP 会尽可能完整地覆盖测试项目,包括部分 BIST(内建自测试),确保封装前良率最大化。

车规芯片:法规强制要求零缺陷(Zero Defect)目标,CP 和 FT 都会执行最严格的测试流程,甚至追加老化测试(Burn-In)、系统级测试(SLT)等。

EVERDEVICE 服务能力:我们支持 CP + FT 全流程测试服务,覆盖 V93K / T2000 / UltraFLEX / J750 等主流 ATE 平台,提供从测试方案评估、程序开发、硬件设计到小批量试产的一站式 Turn-key 交付。

总结

CP 测试和 FT 测试是半导体制造流程中两道不可替代的质量关卡。CP 帮你省钱——不把坏片送进封装;FT 帮你把关——不让不合格品流向客户。两者协同,构成从 wafer 到成品的完整质量管控体系。对于任何一家芯片设计或制造企业,理解并合理设计 CP/FT 测试策略,是控制成本和保证质量的关键一步。

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